实验报告
(2012----2013学年第一学期)
课程名称：EDA技术
专业班级：
学号：
姓名：
实验一：原理图输入法设计与仿真实验时间：2012年10月19日（第七周）
六、实验心得
实验二七人表决器的设计
3、引脚匹配
实验三 显示电路设计
一、实验目的
1、学习7段数码显示译码器设计；
2、学习VHDL 的多层设计方法。 二、实验仪器设备
1、PC 机一台
2、GW48-PK2系列SOPC/EDA 实验开发系统 三、实验原理
1、七段数码显示工作原理（共阴极接法）
7 段数码是纯组合电路，通常的小规模专用IC ，如74 或4000系列的器件只能作十进制BCD 码译码，然而数字系统中的数据处理和运算都是2 进制的，所以输出表达都是16 进制的，为了满足16 进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD 中来实现。作为7 段译码器，输出信号LED7S 的7 位分别接数码管的7 个段，高位在左，低位在右。例如当LED7S 输出为“1101101”时，数码管的7 个段：g 、f 、e 、d 、c 、b 、a 分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h 。 2、显示代码概念 显示代码
a b c
d
e
f
g
四、实验内容
1、编写7段译码器VHDL 源程序。
2、在Quartus Ⅱ软件上编译和仿真。
3、锁定管脚，建议选择实验电路模式6，显示译码输出用数码8 显示译码输出(PIO46-PIO40)，键8、键7、键6 和键5 四位控制输入。
4编程下载与硬件验证。
5、记录系统仿真和硬件验证结果。 五、实验结果：
2、波形仿真图：
4、 引脚锁定：
六、实验心得： 其实本实验的显示我们在模电里面就学习过了，也用集成块进行过
实验，本实验用程序加硬件完成。真所谓条条道路通罗马！
实验四 四位全加器
一、实验目的
通过实验让学生熟悉Quartus Ⅱ的VHDL 文本设计流程全过程，掌握组合逻辑电路的文本输入设计法，通过对设计电路的仿真和硬件验证，让学生进一步了解加法器的功能。 二、实验仪器设备
1、PC 机一台
2、GW48-PK2系列SOPC/EDA 实验开发系统 三、实验原理
4位全加器可看作4个1位全加器串行构成，具体连接方法如下图所示：
图3-1 由1位全加器构成4位全加器连接示意图
采用VHDL 语言设计时调用其附带的程序包，其系统内部会自行生成此结构 四、实验内容
4. 编写1位全加器full_add1的VHDL 源程序，并进行编译。
5. 利用元件例化语句编写4位全加器full_adder4的VHDL 源程序，并进行编译和仿真。
6. 锁定引脚，建议选择实验电路模式1：键1输入4位加数，键2输入4位被加数，键8输入Cin ，数码管5显示相加和，D8显示进位CO 。
7.编程下载与硬件验证。
五、设计提示
调用STD_LOGIC_UNSIGNED包。先设计一个一位的全加器包括三个输入端：a，b，cin（进位输入），两个输出端：s（和），cout（进位输出）。四位串行进位的全加器可以利用四个一位的全加器搭建而成，其结构如上图所示，其输入端口分别为a0,a1,a2,a3,b0,b1,b2,b3,cin输出端口分别为s0,s1,s2,s3,cout。在实验中只需要先描述一位全加器，然后用component语句进行元件说明，再利用元件例化语句就可以实现四位的全加器。
六、实验验证：
2、波形图仿真：
七、实验心得：真正意义上明白了例化语句的功能。
实验五序列检测器设计
实验六分频器的设计
实验室名称：EDA技术学时数：2节
五、实验结果及总结
实验七步进电机设计
实验室名称：EDA技术学时数：2节
引脚匹配：
实验八8051/89c51核及片上系统设计
——基于8051单片机IP核的等精度频率计单片机系统设计（LCD显示）
